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第1章 3D集成概述1

1.1 引言1

1.2 晶圆堆叠技术的发展3

1.3 3D封装与3D集成3

1.4 非TSV的3D叠层技术5

1.4.1 Irvine传感器5

1.4.2 超薄芯片叠层（UTCS）（IMEC，CNRS，U.Barcelona）6

1.4.3 富士通公司6

1.4.4 Fraunhofer/IZM研究所8

1.4.5 3D Plus公司与Leti公司8

1.4.6 东芝公司系统封装模块9

参考文献10

第2章 3D集成的驱动力11

2.1 引言11

2.2 电性能11

2.2.1 信号传输速度11

2.2.2 存储器的延迟14

2.3 功耗与噪声16

2.3.1 噪声16

2.4 外形尺寸16

2.4.1 非易失性存储器技术：闪存17

2.4.2 易失性存储器技术：静态随机存取存储器（SRAM）与动态随机存取存储器（DRAM）17

2.4.3 CMOS图形传感器18

2.5 低成本18

2.6 应用驱动19

2.6.1 微处理器19

2.6.2 存储器19

2.6.3 传感器19

2.6.4 现场可编程逻辑门阵列（FPGA）19

参考文献20

第3章 3D集成工艺技术概述22

3.1 3D集成技术概述22

3.1.1 硅通孔技术（TSVs）22

3.1.2 晶圆减薄23

3.1.3 晶圆／IC对准键合24

3.2 工艺流程25

3.3 3D集成技术30

3.3.1 TSV制作30

3.3.2 载体晶圆的临时键合34

3.3.3 减薄工艺34

3.3.4 对准与键合35

参考文献39

第一篇 硅通孔制作43

第4章 硅通孔的深反应离子刻蚀（DRIE）43

4.1 引言43

4.1.1 实现硅片贯穿互连技术的深反应离子刻蚀43

4.1.2 DRIE的技术状态与基本原理43

4.1.3 Bosch工艺44

4.1.4 通孔制备方法的选择45

4.2 DRIE设备及特征48

4.2.1 高密度等离子体反应器49

4.2.2 等离子体化学52

4.2.3 等离子体诊断和表面分析53

4.3 DRIE工艺55

4.3.1 掩模问题55

4.3.2 高深宽比形貌58

4.3.3 侧壁钝化、去钝化及剖面控制63

4.4 通孔刻蚀实用方案67

4.4.1 钻蚀和凸凹环纹减少67

4.4.2 侧壁粗糙度优化67

4.4.3 负载效应70

4.4.4 介电层开槽71

4.4.5 通孔结构检测71

4.4.6 槽深原位测量73

4.5 小结75

附录A：缩写词术语表76

附录B：DRIE菜单示例77

参考文献78

第5章 激光熔蚀82

5.1 引言82

5.2 激光技术在3D封装中的应用82

5.2.1 优点82

5.2.2 缺点83

5.3 激光技术在硅衬底中的应用83

5.3.1 难点83

5.3.2 应用效果83

5.4 3D芯片叠层成果88

5.5 可靠性91

5.6 展望91

参考文献92

第6章 二氧化硅93

6.1 引言93

6.2 介质CVD93

6.2.1 SACVD94

6.2.2 臭氧激活SACVD沉积的工艺顺序96

6.2.3 3D集成用保形性SACVD O3TEOS膜96

6.3 介质膜性质99

6.4 3D集成工艺中SiO2介质相关工艺100

6.4.1 晶圆预处理100

6.4.2 TSV中二氧化硅膜保形性的晶圆背面处理要求100

6.4.3 薄硅衬底上SiO2膜沉积工艺101

6.5 小结102

参考文献103

第7章 有机介质104

7.1 帕利灵（Parylene）104

7.1.1 TSV中的帕利灵105

7.1.2 帕利灵的限制107

7.2 等离子聚合化苯并环丁烯（BCB）108

7.3 有机绝缘物的喷涂108

7.4 有机物激光钻孔111

7.5 小结111

参考文献112

第8章 铜电镀114

8.1 引言114

8.2 铜电镀设备115

8.3 铜电镀工艺115

8.3.1 铜衬里117

8.3.2 钉头与无钉头的铜全填充118

8.4 影响铜电镀的因素120

8.4.1 通孔剖面和平滑度120

8.4.2 绝缘、阻挡、种子层覆盖121

8.4.3 形貌润湿122

8.5 电镀化学物122

8.5.1 酸性硫酸铜化学物122

8.5.2 甲磺酸化学物123

8.5.3 氰化物124

8.5.4 其他铜电镀化学物124

8.6 电镀工艺需求124

8.6.1 超保形沉积机理124

8.6.2 波形和电流密度对填充性能的影响126

8.6.3 沉积波形效应对填充性能的影响128

8.6.4 特征尺寸对填充时间的影响128

8.6.5 形貌尺寸过覆盖层的关系129

8.6.6 镀液分析与维护129

8.7 小结130

参考文献131

第9章 W和Cu化学气相沉积金属化134

9.1 引言134

9.2 商用先驱物135

9.2.1 TiN先驱物135

9.2.2 铜先驱物135

9.2.3 钨先驱物136

9.3 沉积工艺流程136

9.3.1 阻挡层沉积137

9.3.2 黏附层139

9.3.3 铜沉积140

9.3.4 TSV填充中钨CVD的应用142

9.4 包括填充和回刻／CMP的完整TSV金属化143

9.4.1 W-CVD金属化143

9.4.2 Cu CVD金属化145

9.5 小结145

参考文献147

第二篇 晶圆减薄与键合技术151

第10章 薄晶圆的制造、处理及划片技术151

10.1 薄芯片的应用151

10.2 主要问题：减薄和晶圆翘曲151

10.2.1 现象的产生原因152

10.3 减薄153

10.3.1 研磨参数153

10.3.2 研磨参数的相互影响154

10.4 稳定性与柔韧性156

10.4.1 芯片断裂强度与柔韧性的测试157

10.4.2 统计和分析158

10.5 芯片厚度、理论模型与宏观特征159

10.5.1 芯片厚度159

10.5.2 理论模型159

10.5.3 芯片宏观特征：芯片强度、柔韧性、粗糙度及硬度160

10.5.4 从原始晶圆到处理后的芯片，发生改变了么163

10.6 薄晶圆的防护：膜与传递系统164

10.6.1 传递晶圆及芯片用的特殊膜164

10.6.2 传送系统165

10.7 芯片分割：划片影响芯片的强度166

10.7.1 传统的机械切割167

10.7.2 激光切割169

10.7.3 方法对比172

10.8 结论176

10.9 总结177

参考文献178

第11章 3D集成的键合技术概述179

11.1 引言179

11.2 直接键合179

11.2.1 直接键合工艺原理179

11.2.2 硅硅直接键合180

11.2.3 金属表面活化键合184

11.3 黏结键合和钎焊键合185

11.3.1 聚合物黏结键合186

11.3.2 金属钎焊和共晶键合186

11.4 不同键合工艺的对比188

参考文献189

第12章 C2W和W2W集成方案190

12.1 3D集成准则190

12.1.1 不同的晶圆尺寸190

12.1.2 不同的生产厂家190

12.1.3 不同的衬底材料190

12.1.4 不同的芯片尺寸190

12.1.5 叠层数量191

12.1.6 模块设计191

12.1.7 成品率191

12.1.8 生产能力192

12.1.9 对准192

12.1.10 成本192

12.2 使能技术193

12.2.1 已对准晶圆的键合193

12.2.2 键合工艺199

12.2.3 晶圆的临时键合及分离203

12.2.4 C2W键合205

12.3 3D互连集成方案206

12.3.1 芯片面对面堆叠206

12.3.2 芯片面对背堆叠207

12.4 结论208

参考文献210

第13章 聚合物黏结键合技术211

13.1 聚合物黏结剂键合原理211

13.2 聚合物黏结剂键合的工艺要求和材料212

13.3 聚合物黏结晶圆键合技术214

13.4 键合工艺的特征参数215

13.4.1 采用玻璃晶圆键合的光学检查215

13.4.2 四点弯曲法表征键合强度216

13.4.3 黏结晶圆键合技术的可靠性评估217

13.5 结论218

参考文献219

第14章 金属间化合物键合220

14.1 引言220

14.2 技术理念220

14.2.1 母材的选择220

14.2.2 主要工艺方案222

14.2.3 应用中的限制条件223

14.3 结论227

参考文献228

第三篇 集成过程231

第15章 商业应用231

15.1 引言231

15.2 片上芯片技术应用231

15.2.1 索尼231

15.2.2 英飞凌（Infineon）232

15.3 TSV图像芯片233

15.4 内存234

15.4.1 三星（Samsung）234

15.4.2 尔必达（Elpida）236

15.4.3 Tezzaron和特许（Chartered）236

15.4.4 日本电气（NEC）237

15.4.5 美光（Micron）240

15.5 微处理器和移动信息服务应用（Misc.）240

15.5.1 英特尔（Intel）240

15.5.2 美国国际商用机器公司（IBM）241

参考文献244

第16章 晶圆级3D系统集成246

16.1 引言246

16.1.1 3D系统集成的推动246

16.1.2 技术概述246

16.2 晶圆级3D系统集成技术248

16.2.1 芯片-晶圆堆叠技术248

16.2.2 垂直系统集成253

16.3 可靠性问题262

16.3.1 3D集成系统的失效262

16.3.2 纳米压痕（nano-indentation）表征薄层材料264

16.3.3 硅通孔的热-机械模拟265

16.4 结论267

参考文献269

第17章 阿肯色大学互连工艺272

17.1 引言272

17.2 硅通孔（TSV）工艺流程273

17.2.1 通孔的形成273

17.2.2 通孔衬里275

17.2.3 通孔填充276

17.2.4 背面工艺277

17.2.5 电学测试279

17.3 芯片组装281

17.4 系统集成284

17.5 总结285

参考文献287

第18章 ASET的垂直互连技术290

18.1 引言290

18.2 制程工艺综述291

18.3 Cu电镀的孔填充工艺292

18.3.1 实验方法292

18.3.2 结果与讨论293

18.4 薄型晶圆的支撑295

18.4.1 晶圆剥离方法296

18.4.2 拉伸应力评估296

18.4.3 薄型芯片的强度297

18.4.4 讨论298

18.5 3D芯片堆叠298

18.5.1 3D芯片堆叠的技术问题298

18.5.2 20μm节距互连的可焊性299

18.5.3 层间微小缝隙的非导电胶（NCP）预成型工艺304

18.5.4 垂直互连的制作306

18.5.5 垂直互连的可靠性310

18.6 芯片堆叠模块的热性能312

18.6.1 热阻测试312

18.6.2 钝化层的影响313

18.6.3 新型冷却界面的研究314

18.7 垂直互连的电性能316

18.7.1 多层通孔的直流特性316

18.7.2 多层通孔的交流特性317

18.8 硅通孔的实际应用318

18.9 结论319

参考文献320

第19章 CEA LETI的3D集成技术323

19.1 引言323

19.2 3D有效叠层中的电路转移323

19.3 叠层的非破坏性特征324

19.3.1 叠层界面检查324

19.3.2 精对准测量325

19.3.3 堆叠的减薄特性325

19.4 3D集成应用发展的实例327

19.4.1 掺杂多晶硅的硅通孔填充-先进封装327

19.4.2 光电子器件的芯片与晶圆集成应用329

19.4.3 晶圆到晶圆3D集成的示例330

19.5 总结335

参考文献337

第20章 林肯实验室的3D电路集成技术339

20.1 引言339

20.2 林肯实验室晶圆级3D电路集成技术339

20.2.1 3D制造过程339

20.2.2 3D使能技术342

20.2.3 3D技术的缩放比例345

20.3 FDSOI晶体管与器件性能347

20.4 3D电路及器件349

20.4.1 3D激光雷达芯片350

20.4.2 1024×1024可见光成像器351

20.4.3 异质集成351

20.5 总结351

致谢352

参考文献353

第21章 IMEC的3D集成技术355

21.1 引言355

21.2 3D互连技术的关键因素357

21.3 比利时微电子研究中心的3D集成技术358

21.3.1 系统小型化的3D-SIP358

21.3.2 3D-WLP360

参考文献369

第22章 MIT的铜热压键合制造工艺371

22.1 引言371

22.2 铜热压键合工艺371

22.2.1 键合过程371

22.2.2 键合机理372

22.3 工艺流程373

22.3.1 承载晶圆的黏结375

22.3.2 衬底背面刻蚀和背面通孔的形成376

22.3.3 晶圆对晶圆的对准和键合377

22.3.4 承载晶圆的释放377

22.3.5 临时性键合和释放的备选方案379

22.4 讨论380

22.4.1 金属作为中间介质的键合380

22.4.2 铜的选择381

22.4.3 背对面键合情况介绍382

22.5 结论383

参考文献384

第23章 伦斯勒理工学院的3D集成工艺386

23.1 引言386

23.2 采用黏结晶圆键合和铜镶嵌内层互连的后通孔3D平台386

23.3 后通孔3D平台的可行性验证：有着对准、键合、减薄以及内层晶圆互连工艺的链式通孔结构387

23.4 带有镶嵌-图形化的金属／黏结剂再分层的先通孔3D平台389

23.5 先通孔3D平台的可行性验证：采用CU/BCB再分布层的链式孔结构391

23.6 单元工艺的发展392

23.6.1 晶圆对晶圆的对准392

23.6.2 黏结剂晶圆键合393

23.6.3 氧化物-氧化物键合394

23.6.4 铜-铜键合394

23.6.5 钛基晶圆键合395

23.7 碳纳米管（CNT,Carbon nanotube）互连工艺396

23.8 结论397

参考文献398

第24章 Tezzaron半导体公司3D集成技术400

24.1 简介400

24.2 铜键合400

24.2.1 铜键合的优点400

24.2.2 铜键合的缺点401

24.3 成品率问题401

24.4 互连密度401

24.5 3D DRAM的工艺需求403

24.6 FaStack工艺综述403

24.7 减薄前的键合403

24.8 Tezzaron硅通孔技术404

24.8.1 先通孔TSV404

24.8.2 TSV作为减薄控制404

24.8.3 TSVS作为对准标记405

24.8.4 后道制程和前道制程406

24.8.5 SuperVia TSVs406

24.8.6 SuperContact TSV407

24.8.7 TSV的特性和尺寸408

24.9 叠层工艺流程的细节（采用SuperContacts工艺）409

24.10 采用SuperVias技术的堆叠工艺流程413

24.11 堆叠带来的额外问题414

24.11.1 平坦化414

24.11.2 边缘研磨414

24.11.3 对准414

24.11.4 键合点区域416

24.12 工作下的3D器件416

24.13 质量鉴定结果417

24.13.1 键合晶圆共面测试418

24.13.2 分层：大功率造成的（自身造成）418

24.13.3 晶体管性能的漂移418

24.13.4 寿命测试419

24.13.5 高的加速应力测试（HAST）420

24.14 FaStack总结420

24.15 缩写和定义420

第25章 Ziptronix公司3D集成422

25.1 引言422

25.2 直接键合423

25.2.1 晶圆氧化直接键合424

25.2.2 低温晶圆氧化直接键合424

25.3 直接键合互连429

25.3.1 DBI？工艺流程430

25.3.2 DBI？物理和电子数据431

25.3.3 DBI？靠性数据432

25.4 工艺成本和供应链432

参考文献434

第26章 ZyCube 3D集成技术436

26.1 引言436

26.2 现今新型3D LSI-CSP传感器器件438

26.2.1 新型芯片级封装工艺（ZyCSP）438

26.2.2 硅通孔填充工艺440

26.2.3 新型芯片级封装（ZyCSP）442

26.3 未来的3D-LSI技术443

参考文献445

第四篇 设计、性能和热管理449

第27章 北卡罗来纳州立大学的3D集成设计449

27.1 为什么做3D集成449

27.2 互连驱动案例研究450

27.3 计算机辅助设计453

27.4 讨论454

参考文献456

第28章 3D系统设计建模与设计方法457

28.1 简介457

28.2 建模和仿真458

28.2.1 建模方法459

28.2.2 元件级仿真463

28.2.3 热压力对微电子机械系统的影响473

28.2.4 复杂叠层结构仿真473

28.2.5 系统级计算机辅助模型生成的方法475

28.2.6 模型确认478

28.2.7 设计流程中电路或行为模型的集成479

28.3 3D集成的设计方法483

28.3.1 低功耗设计483

28.3.2 可测性设计486

28.4 结论487

参考文献489

第29章 林肯实验室3D技术多项目电路设计与布局492

29.1 介绍492

29.2 3D设计与布局实践492

29.3 设计与提交程序493

参考文献498

第30章 明尼苏达大学三维电路计算机辅助设计499

30.1 介绍499

30.2 3D设计的热分析499

30.3 3D设计的热驱动布局与布线501

30.3.1 热驱动3D布局501

30.3.2 自动插入散热孔503

30.3.3 热驱动3D布线504

30.4 3D设计中功率网格设计507

30.5 结论508

参考文献509

第31章 3D电路的电性能510

31.1 引言510

31.1.1 例1：移动电话的基带处理器510

31.1.2 例2：蜂窝电话先进的人机接口513

31.2 3D芯片叠层技术515

31.2.1 3D工艺中背板连接的自调整516

31.2.2 晶圆准备工作517

31.2.3 CMOS工艺与正向金属化517

31.2.4 晶圆减薄519

31.2.5 通孔刻蚀与侧壁隔离519

31.2.6 测试与流焊519

31.3 3D连接的电性能521

31.3.1 绝缘交叉电阻与孔金属电阻521

31.3.2 焊球连接与铜线522

31.3.3 孔与焊点522

31.3.4 过孔桥522

31.3.5 过孔漏电522

31.3.6 用于仿真的等效电路523

31.4 总结与结论525

31.4.1 体视图525

参考文献527

第32章 3D集成电路测试技术529

32.1 引言529

32.2 3D集成的成品率530

32.3 已知好芯片（KGD）533

32.4 晶圆叠层与芯片叠层534

32.5 3D叠层的容错控制537

参考文献538

第33章 垂直集成封装的热管理539

33.1 引言539

33.1.1 电子元器件的功耗539

33.1.2 热管理的缘由540

33.2 热传递机理541

33.2.1 传导541

33.2.2 对流541

33.3 热封装模型542

33.3.1 IC设计中温度和功耗分布预测542

33.3.2 热封装的设计与优化542

33.4 热封装测试543

33.4.1 热阻件特性543

33.4.2 功耗分布测量543

33.5 热封装组件543

33.5.1 热界面材料543

33.5.2 先进空气热沉545

33.5.3 强制对流液冷板546

33.6 垂直集成封装的散热处理547

33.6.1 传统背面散热的主要挑战547

33.6.2 利用热通孔（TV）改善热传导548

33.6.3 夹层的热管理548

33.6.4 结论549

参考文献551

第五篇 应用555

第34章 3D和微处理器555

34.1 引言555

34.2 3D微处理器系统的设计556

34.2.1 概述556

34.2.2 “逻辑电路＋存储器”叠层的例子：缓存堆叠557

34.2.3 “逻辑电路＋逻辑电路”叠层：将一个微处理器分割到两个叠层中的示例557

34.3 3D微处理器系统的制造562

34.3.1 概述562

34.3.2 铜键合晶圆叠层564

34.3.3 使用金属键合的芯片叠层566

34.4 结论571

参考文献572

第35章 3D存储器574

35.1 引言574

35.2 应用575

35.3 再布线层（RDL）578

35.4 晶圆穿孔互连（TWI）579

35.5 堆叠581

35.6 其他问题583

35.7 3D存储器的未来585

第36章 先进传感器阵列的3D读出集成电路586

36.1 引言586

36.2 3D ROIC的应用现状587

36.2.1 国防高级研究计划局垂直互连传感器阵列（VISA）发展计划587

36.2.2 DRS/RTI红外焦平面阵列588

36.2.3 麻省理工学院林肯实验室（MIT Lincoln Laboratory）的3D成像器591

36.2.4 东北大学（Tohoku University）的神经形态可视芯片593

36.2.5 高能物理中的3D ROIC595

36.3 结论596

参考文献597

第37章 功率器件599

37.1 概述599

37.2 半导体分立器件的晶圆级封装599

37.3 功率MOSFET器件的封装600

37.4 垂直MOSFET的CSP602

37.5 垂直MOSFET的金属TWI工艺606

37.6 TWI MOSFET CSP的未来预期611

37.7 展望613

参考文献615

第38章 无线传感器系统——电子立方体计划616

38.1 概述616

38.2 电子立方体概念618

38.3 使3D集成技术成为可能的方法619

38.4 e-CUBES GHz无线电622

38.4.1 针对汽车应用的2.4 GHz无线电623

38.4.2 用于无线人体网络的17 GHz超低功率e-CUBES无线电624

38.4.3 e-CUBES中射频MEMS的作用625

38.5 e-CUBES的应用和发展路线627

38.5.1 航空、航天领域的应用628

38.5.2 汽车演示器632

38.5.3 健康演示器632

38.6 小结633

参考文献635