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第1章 绪论1

1.1 基本概念1

1.1.1 SOC1

1.1.2 SOPC2

1.1.3 IP核2

1.2 NiosⅡ软核处理器简介4

1.2.1 可定制特性4

1.2.2 系统性能可配置性5

1.2.3 延长产品生存周期7

1.3 SOPC设计流程8

1.4 支持NiosⅡCPU的FPGA型号9

1.4.1 Cyclone和CycloneⅡ系列9

1.4.2 Stratix和StratixⅡ系列11

1.5 最新的FPGA系列器件13

第2章 SOPC的硬件开发环境及硬件开发流程16

2.1 创建QuartusⅡ工程16

2.2 创建NiosⅡ系统模块21

2.2.1 创建顶层实体21

2.2.2 创建NiosⅡ系统模块22

2.2.3 分配IP模块的地址和中断号33

2.2.4 配置NiosⅡ系统34

2.2.5 生成NiosⅡ并加入到工程中35

2.2.6 加入引脚和嵌入式锁相环36

2.3 设计优化43

2.3.1 面积与速度的优化44

2.3.2 时序约束与设置45

2.3.3 Fitter设置45

2.4 编译47

2.4.1 编译设置47

2.4.2 引脚分配49

2.4.3 编译用户设计51

2.5 编程下载52

2.5.1 下载53

2.5.2 验证54

第3章 NiosⅡ体系结构56

3.1 NiosⅡ处理器结构56

3.2 NiosⅡ寄存器文件59

3.2.1 通用寄存器59

3.2.2 控制寄存器60

3.3 存储器和I/O组织60

3.3.1 指令和数据总线61

3.3.2 高速缓存63

3.3.3 紧耦合存储器64

3.3.4 地址映射64

3.4 寻址方式65

第4章 Avalon总线规范66

4.1 Avalon总线简介66

4.2 Avalon总线基本概念67

4.2.1 Avalon外设和交换架构68

4.2.2 Avalon信号69

4.2.3 主端口和从端口69

4.2.4 传输70

4.2.5 主从端口对70

4.2.6 周期70

4.3 Avalon信号70

4.3.1 信号类型的完整列表71

4.3.2 信号极性74

4.3.3 信号命名规则74

4.3.4 Avalon信号时序说明74

4.3.5 传输属性75

4.4 从端口传输75

4.4.1 从端口信号详述76

4.4.2 从端口读传输78

4.4.3 从端口写传输82

4.5 主端口传输85

4.5.1 主端口信号86

4.5.2 主端口基本读传输87

4.5.3 主端口基本写传输88

4.5.4 等待周期、建立时间和保持时间属性89

4.5.5 流水线、三态和突发属性90

4.6 流水线传输属性90

4.6.1 具有固定延迟的从端口流水线读传输90

4.6.2 具有可变延迟的从端口流水线读传输92

4.6.3 主端口流水线传输94

4.7 流控制95

4.7.1 具有流控制的从端口传输96

4.7.2 具有流控制的主端口传输99

4.8 三态传输100

4.8.1 三态从端口传输101

4.8.2 三态主端口传输107

4.9 突发传输108

4.9.1 限制109

4.9.2 主端口突发传输109

4.9.3 从端口突发传输112

4.10 和传输无关的信号115

4.10.1 中断请求信号115

4.10.2 复位控制信号116

4.11 地址对齐116

4.11.1 本地地址对齐117

4.11.2 动态地址对齐117

第5章 基于FPGA的DSP开发技术119

5.1 基于MATLAB/DSP Builder的DSP模块设计流程119

5.2 正弦波发生器模块的设计121

5.2.1 建立设计模型121

5.2.2 Simulink模型仿真129

5.2.3 使用Signal Compiler将算法转化成硬件实现133

5.2.4 使用QuartusⅡ进行时序仿真135

5.2.5 硬件实现与测试137

5.2.6 使用嵌入式逻辑分析仪SignalTapⅡ进行测试140

5.3 DSP Builder的层次设计147

5.4 FIR滤波器设计150

5.4.1 FIR滤波器原理150

5.4.2 16阶FIR滤波器的设计151

5.4.3 使用MATLAB的滤波器设计工具进行滤波器系数的计算156

第6章 软件设计流程和方法164

6.1 NiosⅡIDE简介164

6.1.1 工程管理器165

6.1.2 编辑器和编译器167

6.1.3 调试器168

6.1.4 闪存编程器169

6.2 软件开发流程170

6.2.1 NiosⅡ程序的构成170

6.2.2 NiosⅡIDE软件开发步骤171

6.3 调试／运行程序180

6.3.1 调试／运行环境设置180

6.3.2 调试／运行程序184

6.3.3 下载程序到Flash184

6.4 硬件抽象层库187

6.4.1 HAL简介187

6.4.2 HAL体系结构188

6.5 使用HAL开发应用程序191

6.5.1 NiosⅡIDE工程结构191

6.5.2 系统描述文件——system.h文件192

6.5.3 数据宽度和HAL类型定义193

6.5.4 UNIX风格的接口193

6.5.5 文件系统194

6.5.6 使用字符型设备196

6.5.7 使用文件子系统197

6.5.8 使用定时器设备197

6.5.9 使用Flash设备200

6.5.10 使用DMA设备205

6.5.11 启动顺序和入口点210

6.6 异常处理212

6.6.1 异常处理概念212

6.6.2 硬件如何工作213

6.6.3 ISR性能数据217

6.6.4 调试ISR220

第7章 NiosⅡ常用外设编程221

7.1 并行输入／输出内核221

7.1.1 PIO寄存器描述221

7.1.2 软件编程223

7.2 定时器225

7.2.1 定时器寄存器描述226

7.2.2 软件编程227

7.3 异步串口UART229

7.3.1 UART内核功能描述229

7.3.2 在SOPC Builder中实例化UART231

7.3.3 UART寄存器描述234

7.3.4 中断行为237

7.3.5 软件编程238

7.4 Optrex 16207 LCD控制器内核240

7.4.1 功能描述241

7.4.2 软件编程241

7.5 通用Flash接口控制器内核242

7.5.1 功能描述242

7.5.2 在SOPC Builder中实例化CFI控制器内核243

7.5.3 软件编程244

7.6 DMA控制器内核244

7.6.1 功能描述245

7.6.2 在SOPC Builder中实例化DMA内核247

7.6.3 软件编程248

第8章 NiosⅡ系统高级开发250

8.1 用户定制指令250

8.1.1 定制指令综述251

8.1.2 定制指令体系结构的类型252

8.1.3 软件接口258

8.1.4 实现NiosⅡ定制指令260

8.2 用户定制外设266

8.2.1 元件开发流程267

8.2.2 硬件设计268

8.2.3 软件设计269

8.2.4 验证元件270

8.2.5 设计实例：脉冲宽度调制器从外设270

8.2.6 共享元件283

8.3 C2H编译器的使用284

8.3.1 C2H概念285

8.3.2 适合硬件加速的C代码288

8.3.3 C2H编译器设计流程290

附录A 电子钟C语言的源程序和头文件300

附录B GX-SOC/SOPC专业级创新开发实验平台硬件介绍317

附录C SOPC实验327

参考文献366